1樓：匿名使用者
你這樣分析這個真值表：
1）在q= 0，即clr為低有效時，和clk的狀態無關（因為是clk是x）：說明clr是非同步低有效，所以有always@（ negedge clr）
2）q其他情況有效時，都在clk是上升沿時，加上1）裡面的，最後是：always@（ negedge clr or posedge clk）
小結：就是 輸出資料變化時，這個變化依賴誰，誰就得寫在always@（ ）裡面
希望能幫到你！
2樓：高邊疆號
module(clk,clr,a,b,q);
input clk;
input clr;
input a;
input b;
output reg [7:0] q; //因為在時序邏輯塊中操作，強制規定q為暫存器型別，預設埠為wire型
always@(posedge clk or negedge clr ) //clk上升沿為模組觸發條件，清零訊號非同步復位
begin
if(!clr) //clr訊號低電平復位
q <= 8'b0;
else if ((a == 1'b1)&&(b == 1'b1)) //依據判決條件進行操作
begin
q[0] <= 1;
q[7:1] <= q[6:0];
endelse if (a == 1'b0)
begin
q[0] <= 0;
q[7:1] <= q[6:0];
endelse q <= q; //其他條件下輸出暫存器q保持原值
endendmodule
//如果你那裡q0代表最低位的話，要求右移不太恰當。會使輸出結果始終為零，如果是左移的話
//如上面程式q[7:1]<= q[6;0]表達；如果q0代表最高位 則替換成:
/*q[7] <= 1'b1;//或者是1『b0
q[6:0] <= q[7:1];*/
verilog hdl語言關鍵字有哪些?
3樓：匿名使用者
常用的基本如下：
input
output
always
ifelse
case
endcase
parameter
regwire
inout
begin
end不常用的那些，建議檢視verilog書籍，附錄裡面有詳細介紹。
vhdl和verilog hdl兩種語言的具體不同
4樓：
這個問題不是兩三句就能解釋清楚的。
verilog在工業界通用些，vhdl在大學較多。
個人覺得vhdl比較嚴謹，veriloghdl格式要求鬆一些。
hdl特別是verilog hdl得到在第一線工作的設計工程師的特別青睞，不僅因為hdl與c語言很相似，學習和掌握它並不困難，更重要的是它在複雜的soc的設計上所顯示的非凡效能和可擴充套件能力。
在學習hdl語言時，筆者認為先學習veriloghdl比較好：一是容易入門；二是接受verilog hdl**做後端晶片的積體電路廠家比較多，現成的硬核、固核和軟核比較多。
小析vhdl與verilog hdl的區別
學習完vhdl後覺得vhdl已非常完善,一次參加培訓時需學習verilog hdl,於是順便「拜訪」了一下verilog hdl，才發現，原來verilog hdl也是如此高深，懵懂中發現verilog hdl好像較之vhdl要多一些語句，是不是verilog hdl就要比vhdl高階些？
在此先對vhdl與verilog hdl的發展歷程作一個簡單的介紹。vhdl誕生於2023年。在2023年底，vhdl被ieee和美國國防部確認為標準硬體描述語言。
自ieee公佈了vhdl的標準版本，ieee-1076（簡稱87版)之後，各eda公司相繼推出了自己的vhdl設計環境，或宣佈自己的設計工具可以和vhdl介面。此後vhdl在電子設計領域得到了廣泛的接受，並逐步取代了原有的非標準的硬體描述語言。而verilog hdl是由gda(gateway design automation)公司的philmoorby在2023年末首創的，最初只設計了一個**與驗證工具，之後又陸續開發了相關的故障模擬與時序分析工具。
2023年moorby推出它的第三個商用**器verilog-xl,獲得了巨大的成功，從而使得verilog hdl迅速得到推廣應用。2023年cadence公司收購了gda公司，使得veriloghdl成為了該公司的獨家專利。2023年cadence公司公開發表了verilog hdl,併成立lvi組織以促進verilog hdl成為ieee標準，即ieee standard 1364-1995。
由於gda公司本就偏重於硬體，所以不可避免地verilog hdl就偏重於硬體一些，故verilog hdl的底層統合做得非常好。而vhdl的邏輯綜合就較之verilog hdl要出色一些。所以，verilog hdl作重強調積體電路的綜合，而vhdl強調於組合邏輯的綜合。
所以筆者建議，你作重於積體電路的設計，則只需verilog hdl就可以了，若你要進行大規模系統設計，則你就必須學習vhdl。
另外，學習過verilog hdl的朋友應該知道，verilog hdl很具有c語言的風格，不能說「所以」，但結果差不多，也具有c語言一樣的不嚴密性。所以在硬體電路設計時就得有相應的考慮
以上是我去年學數邏在網上查到的 希望對你有所幫助
5樓：匿名使用者
我剛來公司，公司用verilog語言，怎麼說呢，verilog語言和c語言挺接近的，而且大部分公司都用verilog語言。用vhdl應該少一些。
6樓：匿名使用者
自己的體驗，兩種語言的正真不同，我就不說了，網上能搜到很多答案。
看你具體應用吧，verilog 比較快入門，vhdl網上資源比較多，可以搜到很多原始碼，比如opencore之類的。夏宇聞的書很好
7樓：
還是學verilog hdl，用的廣一些。
fpga開發中的vhdl語言與verilog hdl語言那個好學？各有什麼優缺點？
8樓：
一般來說現在工作上用verilog和用vhdl都沒有硬性要求，而且現在的開發軟體都可以相容兩種語言共同開發。建議先學習verilog，因為比較容易上手，而且很靈活，基本上常用的電路都能描述出來，等到能靈活運用verilog之後，有時間的話也可以學一下vhdl，畢竟以後同事可能會有用vhdl的，一起開發除錯，有必要懂得這個。至於什麼優點缺點，其實各有千秋吧，不能簡單的說某個語言在某個方面有優勢。
具體還有什麼問題，可以追問
9樓：但行耕耘莫問收穫
我的理解：如果你學過c，那麼verilog hdl語言更容易上手，它們很相似的，如果沒有那這兩種語言都差不多，我一直用vhdl做專案，這種語言結構嚴謹，基本編譯通過就能生成電路，適合做大型的設計，而這些特點正是verilog hdl語言所欠缺的，再說語言只是一個工具，入門都比較容易，關鍵是你的邏輯思維能力，如何用語言去實現一些演算法
10樓：匿名使用者
相對來說，vhdl更加嚴謹、靈活性較差，但容易入手；verilog的話相對比較靈活，適合大型開發，但是在編譯時比不上vhdl。現在來說，學校教學一般使用vhdl，但是公司用的多的還是verilog。
建議初學者使用vhdl，學到一種嚴謹的習慣，再學verilog就相對簡單。
verilog hdl語言釋義
11樓：heart阿飛
那是因為你之前肯定學了c語言之類的軟體設計語言，具體的電路如何聯絡起來？
首先，思想轉變，邏輯語句都是並行的觸發的，是由暫存器和閘電路組成的你需要先熟悉各個基本的邏輯單元的構成，比如：d觸發器，基本的閘電路，比如：或門，與門，等；嘗試用基本的閘電路來搭建電路，照著你搭建的電路來用veriloghdl語言來描述出來；
同理，當你對這些基本閘電路都比較瞭解了，你可以根據verilog**來手動繪出電路，
如此，你就不會帶隊電路感到陌生了。。。
verilog hdl 語言開發環境問題
12樓：匿名使用者
fpga就相當於你用vc6.0的pc一樣，提供一個硬體環境
hdl就是你用的vc了
用Verilog HDL語言的行為描述方法設計電路，寫出
用 verilog hdl 語言的行為描述方法設計電路 肯定知道更多 組合邏輯電路設計 使用verilog hdl設計 分別採用行為描述和結構描述設計一個一位全加器。行為描述 moudle a,b,ci,sum,c input a,b,ci output sum,c assign a b ci en...
Veriloghdl語言釋義,請大神幫忙解釋，VerilogHDL語言
那是因為你之前肯定學了c語言之類的軟體設計語言，具體的電路如何聯絡起來？首先，思想轉變，邏輯語句都是並行的觸發的，是由暫存器和閘電路組成的你需要先熟悉各個基本的邏輯單元的構成，比如 d觸發器，基本的閘電路，比如 或門，與門，等 嘗試用基本的閘電路來搭建電路，照著你搭建的電路來用veriloghdl語...
用Verilog HDL語言設計帶非同步清非同步置1端
首先，你可以利用quartus裡面，tools選單裡的mega wizard功能來產生系統自帶的各類觸發器，應該是各種型別的觸發器都有。下面簡單編寫verilog 假設是1位t觸發器。module t rst1,rst0,clk,in,out input rst,rst0,clk,in output...