如何用語言設計四位全加器

2021-07-22 11:04:19 字數 2101 閱讀 7531

1樓:匿名使用者

設計一個四位的全加器(功能說明見實驗二.(二).2) 6.

設計一個7位奇偶校驗電路(功能說明見實驗二.(二).4) 7.

數字比較器,設計4位二進位制數字比較器 (二)基於vhdl的時序電路設計 用vhdl語言編寫實現下列器件功能的程式並進行編譯,...

2樓:

vhdl語言設計四位全加器:

library ieee;

use ieee.std_logic_1164.all;

entity pro1 is

port(a1,b1,g1bar,a0,b0,g0bar:in std_logic;

y20,y21,y22,y23,y10,y11,y12,y13:out std_logic);

end pro1;

architecture pro1_arch of pro1 is

begin

y10<='0' when(b0='0') and ((a0='0') and (g0bar='0')) else '1';

y11<='0' when(b0='0') and ((a0='1') and (g0bar='0')) else '1';

y12<='0' when(b0='1') and ((a0='0') and (g0bar='0')) else '1';

y13<='0' when(b0='1') and ((a0='1') and (g0bar='0')) else '1';

y20<='0' when(b1='0') and ((a1='0') and (g1bar='0')) else '1';

y21<='0' when(b1='0') and ((a1='1') and (g1bar='0')) else '1';

y22<='0' when(b1='1') and ((a1='0') and (g1bar='0')) else '1';

y23<='0' when(b1='1') and ((a1='1') and (g1bar='0')) else '1';

end pro1_arch;

能實現四位二進位制數全加的數位電路模組,稱之為四位全加器。

3樓:匿名使用者

library ieee;

use ieee.std_logic_1164.all;

entity pro1 is

port(a1,b1,g1bar,a0,b0,g0bar:in std_logic;

y20,y21,y22,y23,y10,y11,y12,y13:out std_logic);

end pro1;

architecture pro1_arch of pro1 is

begin

y10<='0' when(b0='0') and ((a0='0') and (g0bar='0')) else '1';

y11<='0' when(b0='0') and ((a0='1') and (g0bar='0')) else '1';

y12<='0' when(b0='1') and ((a0='0') and (g0bar='0')) else '1';

y13<='0' when(b0='1') and ((a0='1') and (g0bar='0')) else '1';

y20<='0' when(b1='0') and ((a1='0') and (g1bar='0')) else '1';

y21<='0' when(b1='0') and ((a1='1') and (g1bar='0')) else '1';

y22<='0' when(b1='1') and ((a1='0') and (g1bar='0')) else '1';

y23<='0' when(b1='1') and ((a1='1') and (g1bar='0')) else '1';

end pro1_arch;

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