我寫了Verilog程式,但是好像執行不了,求大神幫我看看錯在哪兒,並告訴我修改的方法新手拜謝

2021-04-30 06:40:38 字數 724 閱讀 6451

1樓:網友

reg [1:0] sel;

initial刪了

2樓:匿名使用者

a和b由於沒有定義型別,所以預設是wire型別的。

wire型別可以做邏輯運算,不能做算術運算的,所以「2'b00:result=a+b;

2'b01:result=a-b;

」有問題。

還有就是initial用法有問題,可以去掉。

我寫的verilog 程式,出現一些問題,求大神解決 5

自己編了一個並轉串的verilog程式,但是modelsim**出來總是不對,求大神指導 5

3樓:風雷小草

你的**就寫得不對

「bits0000<=data[6-i];」這是軟體的風格,不適用於硬體描述語言。

4樓:匿名使用者

只用於**應該是可以的,不過i應該定義成變數吧

一個最簡單的verilog語法錯誤,求高手幫我看看。 程式意思為:無輸入,輸出一個定值。

5樓:半導

module a(b);

output [9:0] b;

assign b=10'd1;

endmodule

這樣就對了。

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