1樓：hua麗de轉身
【0：7】高位在右邊 ，【7:0】高位在左邊
verilog裡面,變數wire[7,0]a；跟wire[8,1]a；第二個數字是什麼意思？ 是一樣的嗎？為什麼有這樣的表示？
2樓：匿名使用者
首先要指出的是wire[7,0]a和wire[8,1]a這樣的表達在verilog中是錯誤的，應該寫成wire[7:0]a和wire[8:1]a
wire[7:0]a表示定義了一個wire型資料，該資料由8位的二進位制陣列成，該資料的
第1位表示為wire[7]
第2位表示為wire[6]
. .
. .
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第8位表示為wire[0]
這樣，你在程式中就不能出現像wire[8]這樣的表達同理wire[8:1]a表示定義了一個wire型資料，該資料由8位的二進位制陣列成，該資料的
第1位表示為wire[8]
第2位表示為wire[7]
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. .
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第8位表示為wire[1]
這樣，你在程式中就不能出現像wire[0]這樣的表達希望我能幫助到你。
——medied.lee
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