1樓：黑豹
高、低電平有個門限值（閥值），再代入 rc 充放電公式計算時間，麻煩。
工程的問題多數可以通過實驗得出結果，產生一個近似的公式，對於電路設計精度足夠了。
振盪器晶片手冊會給出計算公式。一般設計時鐘電路是不用閘電路的，專用晶片的效能比通用晶片好。
如採用運放做比較器就不是好方法。
一個數位電路問題
2樓：匿名使用者
如果四捨五入成立：4387/1.2=3655.83≈3656d=e48h=111001001000b
否則應該是e47h（取整。餘數全舍）
3樓：匿名使用者
a ,e48h q不知道對不對
先算出量程是1.2mv*4096＝4.9152 v
x＝4.387*4096/4.9152=3656=e48h
請教幾個數位電路實驗的問題
4樓：匿名使用者
1樓的回答大部分是正確的，只有2點錯誤。
其一：異或門作為非門用，不用的輸入端接1。因為異或邏輯關係是：相同為0，不同為1。
其二：ttl門的輸入端在懸空時相當於接1電平，你仔細分析一下與非門的典型電路就能得出上述結論。
如果採納為最佳答案的話，希望一樓的能修改一下，以免誤導別人。別的回答都很好。
5樓：匿名使用者
1.與非門不用的埠接1，或非門不用的埠接0，異或門作為非門用，不用的輸入端也接0。
2.ttl門的輸入端在懸空時理論上為0電平，因為ttl門內部是靠電晶體工作的，輸入埠需要吸入一定的電流才能發生動作，而懸空則沒有電流流入，因此輸入邏輯即為0，但嚴格的做法是不用的輸入引腳應該接上一個確定的電平，為了防止串入的干擾造成錯誤邏輯動作。
3.除了0c門，其它的閘電路輸出端並接，都會發生「搶線」的情況，oc門是集電極開路輸出結構，沒有上拉能力，靠外部接上拉電阻實現邏輯1，所以不會搶線，只會線與，兩個門輸出端相併聯，只要一個門輸出端為0，則並聯輸出線即為0；而普通門是強推輓輸出結構，如果兩個門的輸出狀態不同，一個是1一個是0，就會造成電源短路，或燒燬閘電路。
4.cmos門內部是靠場效電晶體工作的，場效電晶體的輸入阻抗很高，幾乎沒有吸入電流，懸空的話，即使一個能量很微小的干擾都會將其觸發，所以不用的輸入埠必須接上確定的電平，邏輯和ttl的一樣，與非門不用的埠接1。
請問這個數位電路的邏輯功能是什麼
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