1樓：anyway中國
ttl電路輸入允許懸空，懸空是高電平；cmos電路輸入不允許懸空，因為懸空時電平不確定。
對於ttl，實際電路中不懸空一般有以下目的：
1、懸空時，抗干擾能力稍差。
2、懸空時，更換cmos器件時，電路不能通用。
為什麼ttl與非門輸入端懸空相當於接高電平?實際電路中,閒置管腳應如何處理?
2樓：匿名使用者
實際電路中，與非門、與門閒置的輸入端管腳應接到高電平（即通過電阻接到電源正電壓）。
去看數電里閘電路章節。首先ttl與非門的兩個輸入端是一個具雙發射極的三極體，懸空端a的電平受另一個輸入端b鉗制，因為它們是有同一個基極c，電壓為b+0.7,a=c-0.
7=b；y=(ab)'=(bb)'=b'=(1b)'=b';所以選空端相當於接高電平。
一般在做電路板時沒用的腳我們都是用錫把固定在板上而不接入電路，即讓它保持懸空。
擴充套件資料
ttl電平訊號對於計算機處理器控制的裝置內部的資料傳輸是很理想的，首先計算機處理器控制的裝置內部的資料傳輸對於電源的要求不高以及熱損耗也較低，另外ttl電平訊號直接與積體電路連線而不需要**昂貴的線路驅動器以及接收器電路。
再者，計算機處理器控制的裝置內部的資料傳輸是在高速下進行的，而ttl介面的操作恰能滿足這個要求。ttl型通訊大多數情況下，是採用並行資料傳輸方式，而並行資料傳輸對於超過10英尺的距離就不適合了。
這是由於可靠性和成本兩面的原因。因為在並行介面中存在著偏相和不對稱的問題，這些問題對可靠性均有影響。
數位電路中，由ttl電子元器件組成電路使用的電平。電平是個電壓範圍，規定輸出高電平》2.4v,輸出低電平<0.
4v。在室溫下，一般輸出高電平是3.5v，輸出低電平是0.
2v。最小輸入高電平和低電平：輸入高電平》=2.
0v，輸入低電平<=0.8v，噪聲容限是0.4v。
3樓：匿名使用者
建議你去看數電里閘電路章節。首先ttl與非門的兩個輸入端是一個具雙發射極的三極體，懸空端a的電平受另一個輸入端b鉗制，因為它們是有同一個基極c，電壓為b+0.7,a=c-0.
7=b;y=(ab)'=(bb)'=b'=(1b)'=b';所以選空端相當於接高電平。一般我們在做電路板時沒用的腳我們都是用錫把固定在板上而不接入電路，即讓它保持懸空
4樓：匿名使用者
這是由ttl電路內部特性決定的，實際電路中，閒置管腳接vcc電路更可靠。
5樓：巨蟹逝陽
從原理圖上看,如ttl與非門的輸入端是npn 三極體的發射極,三極體的基極有電阻接電源vcc,
當三極體的輸入端懸空時,三極體的基極到發射極無電流,三極體截止,通過放大反相使得輸出為低電平.所以輸入端懸空相當於邏輯高電平.實際電路中ttl與非門輸入端可以懸空.
實際電路中，與非門、與門閒置的輸入端管腳應接到高電平（即通過電阻接到電源正電壓），或非門、或門閒置的輸入端管腳應接到低電平（即通過電阻接到電源地）。
運放的vcc一般是多少?可以懸空嗎，是不是一定要接規定的電壓值
6樓：神級人氏
是的，懸空就是不接電源，運放不能工作。電源電壓必須在資料表提供的允許範圍內，這樣晶片才能正常工作。
通用型運放一般用雙電源供電，vcc在+5~+15v之間，vee在-5v~ -15v之間，vcc與vee電壓值要相等，這樣靜態輸出電壓是零電位。運放用單電源供電時，靜態輸出電壓是vcc的一半，與下級電路不好匹配。
7樓：黑豹
懸空就是不接電源，運放不能工作。電源電壓必須在資料表提供的允許範圍內，這樣晶片才能正常工作。
通用型運放一般用雙電源供電，vcc在+5~+15v之間，vee在-5v~ -15v之間，vcc與vee電壓值要相等，這樣靜態輸出電壓是零電位。運放用單電源供電時，靜態輸出電壓是vcc的一半，與下級電路不好匹配。
積體電路是應有盡有，特殊的、有個性的晶片很多，電源電壓就另當別論了。
組合邏輯電路中為什麼ttl與非閘電路的輸入端懸空時，相當於高電平輸入？
8樓：短短長長長短
在實際電路中，與非門和空閒與非門的輸入引腳應連線到高電平（即通過電阻連線到電源的正電壓）。
進入數字閘電路章節。首先，ttl與非門的兩個輸入端是一個帶有兩個發射器的三極體，並且懸浮端子a的電平被另一個輸入端子b鉗制，因為它們具有相同的基極c，電壓為b＋0．7，a＝c－0．7＝b；y＝（ab）＇＝（bb）＇＝b＇＝（1b）＇＝b＇；因此，所選擇的零端子相當於連線到高電平。
一般來說，我們在製作電路板時用錫來固定無用的腳，而不是把腳連到電路上，也就是說，把腳放在空氣中。
擴充套件資料：
ttl電平訊號是計算機控制裝置內部資料傳輸的理想訊號。首先，由計算機處理器控制的裝置內部的資料傳輸不需要高電源和低熱損耗。另外，ttl電平訊號直接與積體電路相連，無需昂貴的線路驅動和接收電路。
此外，在計算機處理器控制的裝置內部進行高速資料傳輸，ttl介面的操作可以滿足這一要求。在大多數情況下，ttl通訊採用並行資料傳輸，不適合10英尺以上的距離。
這是由於可靠性和成本。由於並聯介面的相位和不對稱問題，影響了系統的可靠性。
在數位電路中，ttl電子元件構成了電路中使用的電平。電平為電壓範圍，規定輸出高電平大於2.4v，輸出低電平小於0.
4v。在室溫下，一般輸出高電平為3.5v，輸出低電平為0.
2v。最小輸入高電平和低電平：輸入高電平》=2.
0v，輸入低電平<=0.8v，噪聲容限為0.4v。
9樓：匿名使用者
ttl與非閘電路的輸入端是三極體的形式，輸入端是發射極，在輸入端的pn結上，有電阻在內部和電源端vdd連線，所以懸空時，vdd通過電阻和pn接，使得ttl與非閘電路的輸入端為高電平。
10樓：
從原理圖上看，如ttl與非門的輸入端是npn 三極體的發射極，三極體的
基極有電阻接電源vcc,
當三極體的輸入端懸空時，三極體的基極到發射極無電流，三極體截止，通過放大反相使得輸出為低電平。所以輸入端懸空相當於邏輯高電平。實際電路中ttl與非門輸入端可以懸空
51微控制器不用的引腳直接懸空會有什麼影響？要接vcc還是接地？
11樓：匿名使用者
不用的引腳懸空就可以了,不過用個10k電阻接地或接vcc能提高抗干擾能力(實際用處不大)
12樓：匿名使用者
具體要看什麼引腳 但是51的話 懸空 或者 接地
13樓：匿名使用者
不用就不用接啊，51微控制器上電預設都是高電平
14樓：匿名使用者
懸空易受到干擾，一般接地就可以了
同型號的閘電路,比如TTL閘電路與非門,型號一樣,那
沒標明的復話,可以認為一樣制吧 不過實際上因該是bai有差的。平均du延遲時zhi間tpd反映了邏輯閘的開dao關特性,是閘電路開關速度的引數,它表示閘電路在輸入脈衝波形的作用下,其輸出波形相對於輸入波形延遲了多長的時間.也就是說,tpd越小,整合數位電路的工作速度就會越快 所以他是引數,可變 為什...
與非門構成與閘電路圖,如何用與非門組成與門或門或非門
對於74系列閘電路，當輸入端要高電平時你把該腳連到電源vcc或懸空 即空著不接 而當輸入端要高電平時你把該腳連到電源地 gnd 如何用與非門組成與門或門或非門 5 1 與非門組成與門 2 與非門組成或門 3 與非門組成非門 拓展資料 閘電路 用以實現基本邏輯運算和復合邏輯運算的單元電路稱為閘電路。常...
由TTL集電極開路與非門 OC門 構成的電路如圖1所示,其輸出函式Y
oc門與普通閘電路的輸出函式是相同的，只是驅動能力大些。y ab與非 與 c 0與非 集電極開路門可以實現 線與 的功能，即其輸出端直接連線可實現邏輯與的功能。ttl整合閘電路中的多發射極電晶體工作原理 ttl與非閘電路 ttl集電極開路門工作原理 多發射極電晶體一bai般用作du為ttl電路中的第...